データ集約型アプリケーションの急速な成長に伴い、100Gイーサネットの採用が業界全体で加速しています。金融取引や放送システムからAIクラスタ、高性能コンピューティングに至るまで、あらゆる組織は、最大スループットと決定論的で低遅延なパフォーマンスを兼ね備えたネットワークソリューションを必要としています。iWaveは、自社開発のFPGAベースの100G UDP/IPスタックでこれらのニーズに応え、イーサネット通信向けにFPGAロジックのみで実装された完全なネットワークソリューションを提供します。
他社とのちがい
iWaveのUDP/IP 100G IPコアスタックは、イーサネット規格全体にわたるシームレスな統合と幅広い互換性を実現するように設計されています。主な特長は以下のとおりです。
- マルチスピードイーサネット対応：1G、10G、40G、100GイーサネットMACに対応
- インターフェースの柔軟性：GMII、RGMII、SGMII、XGMII、XLGMIIインターフェースをサポート
- パケット断片化なしのIPv4サポート
- インターネット層が適切に機能するためのARP（アドレス解決プロトコル）
- UDPおよびIPチェックサムの生成と検証
- 設定可能なAXIストリームインターフェース：ユーザーデータの送受信用に、8ビット、32ビット、64ビット、128ビット、256ビット、および512ビットのデータ幅を選択可能。
- 制御レジスタおよびステータスレジスタへのアクセス用32ビットAXI4-Liteインターフェース
- 動的ホスト構成のためのオプションのDHCPクライアントサポート
- ネットワーク接続テストのためのオプションのICMPエコー要求および応答（「ping」）サポート
デモ設定1：ボードとホスト間の接続
概要：この構成では、FPGAボードがMellanox ConnectX 100G NICを搭載したホストマシンに接続されます。このセットアップは、市販の100Gネットワークインターフェースカードとの相互運用性を示すものです。パケットはFPGAからホストに送信され、ユーザー空間アプリケーションによって受信された後、FPGAに転送されます。
図1：ボードとホスト間のデモセットアップ
ボードの初期化：設計がFPGAにプログラムされると、RXステータスレジスタがチェックされ、リンクが確立されていることが確認されます。その後、端末には割り当てられたMACアドレス、IPアドレス、および利用可能なメニューオプションが表示されます。
図2 ：ボードの初期化
ホスト構成：ホストマシン上で、ifconfigコマンドを使用してMellanox NICの2つのネットワークインターフェイスを表示します。次に、パケットジェネレータおよびトラフィックアナライザーアプリケーションを起動し、リンクステータス、利用可能なオプション、RXおよびTXパケット数、回線速度、受信パケットサイズなどの情報を確認します。
図3 ：ホスト構成
送信： FPGAメニューから、ユーザーはオプション1を選択してUDP送信を開始します。ストリームサイズや送信タイプ（連続またはパケットベース）などのパラメータを入力し、プロトコルをUDPに設定します。
ホスト側では、Mellanox NICのポート0で送受信されるパケット、回線速度の使用率、および1秒あたりに受信される最大パケット数を監視できます。
図4 ：ホスト統計
UARTメニューでオプション7を選択すると、MACからのパケット送受信統計を端末上で直接表示できるため、実際のシナリオにおけるUDP/IPコアの相互運用性と信頼性の高いパフォーマンスを検証できます。
図5 ：UDP/IP統計
デモ設定2：ボード間接続
概要
この構成では、2枚のFPGAボードが100G QSFP28光リンクを介して背中合わせに接続されています。
- ボード1 UDP送信機として構成され、高速データストリームを送信します。
- ボード2 UDPレシーバーとして構成され、データの整合性を検証し、受信パケット数をカウントします。
この構成は、2つのFPGAデバイス間のポイントツーポイント、決定論的、低遅延通信を実証するものです。
図6 ：ボード間接続設定
ボードの初期化：両方のFPGAボードの電源がオンになり、それぞれのビットストリームがロードされます。各ボードのRXステータスレジスタを読み取ることでリンクの状態を確認し、リンクがUP状態であることを確認します。
設定： AXI4-Liteインターフェースを使用すると、ユーザーはIPレジスタにアクセスして設定できます。
- 送信元および宛先MACアドレス
- 送信元および宛先IPアドレス
- UDPポート番号
ユーザーは利用可能なシステム構成から選択するよう求められ、その後、MACアドレスとIPアドレスが更新され、画面に表示されます。
図7 ：ボードの初期化
送信:メインメニューからオプション 1 を選択して UDP 送信を開始します。ペイロード タイプとして増分データを選択し、リンクをフル帯域幅でストレス テストします。送信ボードでは、送信パスを有効にするとリアルタイム パケット カウンタが増加し始め、データがフル 100G ライン レートで送信されていることが確認できます。受信ボードでは、ユーザーは RX パケット カウンタ、バイト カウンタ、およびエラー インジケータを監視できます。カウンタはパケット損失がゼロであることを示し、送信されたすべてのフレームが正常に受信されたことが確認できます。受信機の内蔵パケット チェッカーは、ペイロードの整合性も検証します。ターミナルからアクセスできるステータス レジスタは、どちらのシステムにもペイロード エラーがないことを確認できます。
図8 ：ユーザーメニュー
図9 ：統計
パフォーマンス結果
両方のテスト環境において、iWaveのUDP/IPスタックは以下の性能を発揮します。| メトリック | 結果 |
| スループット | 約96～97Gbps |
| パケットロス | Zero |
| レイテンシ | 85～90ナノ秒（決定論的） |
| CRC/FCSエラー | なし |
| パケット損失 | なし |
用途
iWaveのUDP/IP 100G IPコアは、低遅延と高スループットが不可欠な、さまざまな高性能ネットワーク用途に最適です。
- 高速データ取得および記録： 膨大なセンサーデータや計測データをリアルタイムで取得し、100G UDP経由でホストにストリーミング配信する。
- データセンターおよびHPCネットワーク： サーバー内でネットワークワークロードをオフロードまたは高速化する。
- 金融取引および低遅延取引プラットフォーム： ティックデータと注文入力のための、マイクロ秒以下のUDP通信。
- リアルタイムビデオ伝送およびストリーミング： スループットが保証された配信よりも優先される、高帯域幅のビデオおよびオーディオの継続的な配信。
製品概要
このデモンストレーションでは、iWaveの高性能UDP/IP 100Gソリューションを紹介し、ボード間接続構成とボード・ホスト間接続構成の両方で正常に検証されました。この実装により、以下の機能が実現されます。
- 業界標準NICとのシームレスな相互運用性
- パケット損失ゼロの信頼性の高い高速通信
- カスタムユーザーアプリケーションへの統合における柔軟性
iWaveのFPGAベースのUDP/IPスタックは、極めて高いネットワーク性能を必要とするあらゆるシステムに対し、堅牢で実運用可能な基盤を提供します。
