5G New Radio（5G NR）、衛星通信ネットワーク、高スループット無線インフラなどの最新の通信システムでは、極めて高い信頼性と高速なデータ伝送が求められます。これらの環境におけるデータ整合性の確保は、伝送エラーをリアルタイムで検出・訂正できる前方誤り訂正（FEC）技術に大きく依存しています。
無線帯域幅とデータレートが拡大し続けるにつれ、ソフトウェアのみによるチャネル符号化の実装ではもはや不十分になってきています。特に最新規格で使用されている誤り訂正アルゴリズムは、膨大な計算リソースと決定論的な処理を必要とします。これらの要件を満たすためには、ハードウェアアクセラレーションが不可欠となります。
この課題に対処するため、iWaveはZU48DR RFSoC開発キット上でソフトデシジョン前方誤り訂正（SDFEC）IPの検証を行い、次世代通信システムにおけるチャネル符号化を高速化するための効率的なアーキテクチャを実証しました。
現代の通信システムにおけるSDFECの役割
5G NRや高度な衛星通信システムなど、多くの最新の無線規格では、低密度パリティチェック（LDPC）符号が主要な誤り訂正機構として採用されています。従来のハードデシジョン復号と比較して、ソフトデシジョン復号は受信信号からの信頼性情報を利用することで、ビット誤り率（BER）性能を大幅に向上させます。
実際には、ソフトデシジョン復号は、単純なバイナリ入力ではなく、対数尤度比（LLR）値を用いて動作します。これにより復号精度は向上しますが、計算の複雑さも大幅に増加します。
これらの処理をソフトウェアのみで行うと、多くの場合、遅延が発生し、システムプロセッサに大きな負荷がかかります。プログラマブルロジックで実装されたSDFECエンジンなどのハードウェアアクセラレーションによる復号化は、リアルタイム処理性能を維持しながら、CPUから計算負荷の高い処理をオフロードすることで、この問題を解決します。
LDPC復号専用のハードウェアアクセラレータを統合することで、システムは従来のソフトウェアベースのアプローチと比較して、より高いスループット、より低いレイテンシ、そして大幅に改善された効率を実現できます。
RFSoCアーキテクチャにおけるSDFECの実装
AMD Zynq UltraScale+ RFSoCアーキテクチャは、異種処理コアと大容量プログラマブルロジックを組み合わせることで、高性能通信システムを実装するための強力なプラットフォームを提供します。
図1：RFSoCにおけるSDFECアーキテクチャ
このアーキテクチャでは、SDFEC IPはプログラマブルロジック（PL）に実装され、処理システムに接続された専用のハードウェアアクセラレータとして機能します。処理システムは構成および制御タスクを管理し、プログラマブルロジックは計算負荷の高い復号処理を実行します。
各種システムコンポーネント間の通信は、標準的な高性能インターフェースを介して行われます。設定と制御はAXI4-Liteで処理され、高速データ転送はAXI4-StreamインターフェースとDDRメモリとハードウェアデコーダ間のDMA転送によって行われます。
このアーキテクチャにより、システムは大量のチャネル符号化データを効率的に処理できると同時に、現代の通信プロトコルに不可欠な要件である決定論的な遅延を維持することができます。
ソフトウェア統合とシステム環境
検証環境は、ハードウェアアクセラレーションと、RFSoC内の組み込みプロセッサ上で動作するLinuxベースのソフトウェアスタックを組み合わせたものです。
この構成では、YoctoベースのLinuxがArm Cortex-A53プロセッサ上で動作し、システム管理とアプリケーション制御のためのオペレーティングシステム環境を提供します。SDFECハードウェアアクセラレータはVivado設計フローを使用してプログラマブルロジックに統合され、LinuxカーネルはSDFECブロックとのやり取りのためのドライバサポートを提供します。
Linuxドライバインターフェースを介して、ユーザー空間アプリケーションはデコーダパラメータの設定、デコード処理の開始、システムステータスの監視を行うことができます。システムメモリとハードウェアアクセラレータ間のデータ転送はAXI DMAを使用して処理され、プロセッサに負荷をかけることなく大量のLLRデータを効率的に転送できます。ハードウェアアクセラレーションとソフトウェア制御の緊密な統合により、通信アルゴリズムを実装するための柔軟かつ高性能なプラットフォームが実現します。
ZU48DR RFSoCシステムオンモジュール上の検証環境
SDFECサブシステムの機能を検証するため、iWaveはZU48DR RFSoC開発キット上に完全なテスト環境を構築しました。
この設計では、SDFEC IPブロックはプログラマブルロジック内にインスタンス化され、AXI4-Streamインターフェースを使用してAXI DMAエンジンに接続されました。DMAエンジンはDDRメモリとハードウェアデコーダ間のデータ転送を処理し、LLR入力データの大きなブロックを効率的に処理できるようにしました。
Zynq UltraScale+ RFSoC SOMは、デコードパイプラインで連携して動作するいくつかの主要コンポーネントを統合しています。
- Linuxが動作するArm Cortex-A53プロセッシングシステム
- SDFECアクセラレータを搭載したプログラマブルロジック
- 高速データ転送のためのAXI DMA
- 入出力データ保存用のDDRメモリ
検証中、LDPC構成パラメータは制御インターフェースを介してデコーダにロードされました。その後、ソフトデシジョンLLR入力サンプルがシステムメモリに格納され、DMAエンジンを使用してSDFECハードウェアブロックにストリーミングされました。デコードが開始されると、ハードウェアアクセラレータがデータを処理し、修正された出力をDDRメモリに返しました。
システムステータスレジスタと割り込み信号をプロセス全体を通して監視し、復号処理が正常に完了したことを確認しました。このワークフローにより、Linux環境内でLDPC復号パイプラインのエンドツーエンドの完全な検証が可能となり、ハードウェアアクセラレーションによる信頼性の高いチャネル符号化性能が実証されました。
図2：iWave社のZU48DR RFSoC上で動作するSDFECユーザーアプリケーション
アプリケーションの機会
RFSoCアーキテクチャとハードウェアアクセラレーションによるSDFEC復号化の組み合わせにより、複数の高度なアプリケーション向けに高性能な通信プラットフォームが実現します。
これらを含める：
- 5G基地局では、物理層処理にLDPC復号が必要となる。
- 複数のデータストリームを同時に処理する必要がある大規模MIMO通信システム
- 信頼性の高い長距離リンクを必要とする衛星通信インフラ
- 柔軟性と高スループットを両立させた信号処理を必要とするソフトウェア無線プラットフォーム
- 決定論的かつ低遅延な処理を必要とする防衛および安全な通信システム
ハードウェアでチャネル符号化処理を高速化することで、システム設計者は高スループットとリアルタイム性能の両方を実現する通信システムを構築できる。
iWave社のZU48DR RFSoCシステムオンモジュール上でSDFEC IPの検証に成功したことは、ハードウェアアクセラレーションがいかに最新の通信システムの効率を大幅に向上させることができるかを示す好例である。
プログラマブルロジックアクセラレーション、組み込みプロセッシング、およびLinuxベースのソフトウェア環境を組み合わせることで、RFSoCボードとソリューションは、高スループットのチャネルコーディングソリューションを実装するための強力なアーキテクチャを提供します。このアプローチにより、プロセッサの負荷とシステム遅延を低減しながら、リアルタイムの前方誤り訂正処理が可能になります。
通信システムがより高い帯域幅とより複雑な信号処理要件へと進化し続けるにつれて、ハードウェアアクセラレーションを統合したRFSoCのようなソリューションは、次世代の無線および衛星インフラストラクチャを実現する上で重要な役割を果たすでしょう。
